System Komputerowej Ewidencji Publikacji

Strona główna   |   Skorowidz nazwisk   |   Raporty   |   Przesyłanie plików źródłowych   |   Kategorie osiągnięć naukowych   |   Dyscypliny naukowe   |   Wyloguj PBN
 
Więcej
z którymkolwiek ze słów
ze wszystkimi słowami
skonstruuj wyrażenie logiczne Pomoc
 

Wyniki wyszukiwania

Szukanie: w opisie bibliograficznym
Wprowadzona fraza: {Electronics and Telecommunications Quarterly}
Opublikowane w latach: 1960 - 2018
Grupowanie: brak
Znaleziono: 5 ( spośród około 60645 )

[1] Structural decomposition of microprogrammed controllers / Remigiusz Wiśniewski, Oleksandr Barkalov // Electronics and Telecommunications Quarterly .- 2009, Vol. 55, no 2, s. 215--241 : bibliogr.rys.summ.
Słowa kluczowe: compositional microprogram control units, control units, field programmable gate arrays, microprogramed controllers, programmable devices
Kod: CZR-WYKAZ    BibTeX   (pkt: 6)
[AWCZ-14152] [data modyf: 18-11-2009 10:22]

[2] Structural decomposition of finite state machines / Arkadiusz Bukowiec, Oleksandr Barkalov // Electronics and Telecommunications Quarterly .- 2009, Vol. 55, no 2, s. 243--267 : bibliogr.rys.tab.summ.
Słowa kluczowe: FPGA, FSM, control unit, decomposition, synthesis
Kod: CZR-WYKAZ    BibTeX   (pkt: 6)
[AWCZ-14153] [data modyf: 18-11-2009 10:22]

[3] Optimization of compositional microprogram control unit by modification of microinstruction format / Larysa Titarenko, Jacek Bieganowski // Electronics and Telecommunications Quarterly .- 2009, Vol. 55, no 2, s. 201--214 : bibliogr.rys.tab.summ.
Słowa kluczowe: CPLD, compositional microprogram control unit, flow-chart of algorithm, microinstruction
Kod: CZR-WYKAZ    BibTeX   (pkt: 6)
[AWCZ-14154] [data modyf: 18-11-2009 10:29]

[4] Petri nets mapping into reconfigurable logic controllers / Marian Adamski, Marek Węgrzyn // Electronics and Telecommunications Quarterly .- 2009, Vol. 55, no 2, s. 157--182 : bibliogr.rys.tab.summ.
Słowa kluczowe: FPGA, HDL, PNSF2, Petri net, VHDL, logic controller, modeling, place encoding, programmable logic, synthesis, verilog
Kod: CZR-WYKAZ    BibTeX   (pkt: 6)
[AWCZ-14155] [data modyf: 18-11-2009 11:36]

[5] Hardware reduction for Moore FSM implemented with CPLD / Oleksandr Barkalov, Larysa Titarenko, Sławomir Chmielewski // Electronics and Telecommunications Quarterly .- 2009, Vol. 55, no 2, s. 317--333 : bibliogr.rys.tab.wykr.summ.
Słowa kluczowe: CPLD, Moore finite-state-machine, PAL, graph-scheme of algorithm, macrocell, pseudoequivalent states, synthesis
Kod: CZR-WYKAZ    BibTeX   (pkt: 6)
[AWCZ-14151] [data modyf: 18-11-2009 09:54]


Czas generacji strony: 0,03 s.


kontakt techniczny: skep@bu.uz.zgora.pl
© 2001-2018 Uniwersytet Zielonogórski