System Komputerowej Ewidencji Publikacji

Strona główna   |   Skorowidz nazwisk   |   Raporty   |   Przesyłanie plików źródłowych   |   Kategorie osiągnięć naukowych   |   Dyscypliny naukowe   |   Wyloguj PBN
 
Więcej
z którymkolwiek ze słów
ze wszystkimi słowami
skonstruuj wyrażenie logiczne Pomoc
 

Wyniki wyszukiwania

Szukanie: w opisie bibliograficznym
Wprowadzona fraza: {International Journal of Electronics and Telecommunications}
Opublikowane w latach: 1960 - 2019
Grupowanie: brak
Znaleziono: 15 ( spośród około 61215 )

Strona: 1[2] Następna
[1] On Transformation of a Logical Circuit to a Circuit with NAND and NOR Gates Only / Samary Baranov, Andrei Karatkevich // International Journal of Electronics and Telecommunications .- 2018, Vol. 64, no. 3, s. 373--378, ISSN: 0867-6747, : bibliogr.rys.tab.wykr.summ.
Słowa kluczowe: VLSI, logic devices, logic synthesis, minimization
Kod: CZR-WYKAZ    BibTeX   (pkt: 15)    DOI: 10.24425/123535         Cytowania wg Scopus: 0 [18-02-2019]
[AWCZ-22962] [data modyf: 25-07-2018 14:21]

[2] Implementation of algorithm of Petri nets distributed synthesis into FPGA / Arkadiusz Bukowiec, Jacek Tkacz, Tomasz Gratkowski, Tomasz Gidlewicz // International Journal of Electronics and Telecommunications .- 2013, Vol. 59, no. 4, s. 317--324, ISSN: 0867-6747, : bibliogr.summ.
Słowa kluczowe: C#, FPGA, Petri net, decomposition, logic synthesis
Kod: CZR-WYKAZ    BibTeX   (pkt: 9)    DOI: 10.2478/eletel-2013-0038         Cytowania wg Scopus: 5 [18-02-2019]
[AWCZ-17877] [data modyf: 20-08-2015 11:40]

[3] Selection of wavelet video codec parameters to optimize coding time / Andrzej Popławski // International Journal of Electronics and Telecommunications .- 2013, Vol. 59, no. 4, s. 341--349, ISSN: 0867-6747, : bibliogr.summ.
Słowa kluczowe: optimization, scalability, wavelet video coding
Kod: CZR-WYKAZ    BibTeX   (pkt: 9)    DOI: 10.2478/eletel-2013-0041         Cytowania wg Scopus: 1 [18-02-2019]
[AWCZ-17872] [data modyf: 20-08-2015 11:39]

[4] Partial reconfiguration in the field of logic controllers design / Michał Doligalski, Arkadiusz Bukowiec // International Journal of Electronics and Telecommunications .- 2013, Vol. 59, no. 4, s. 351--356, ISSN: 0867-6747, : bibliogr.summ.
Słowa kluczowe: HCfgPN, UMLstate machine diagram, logic controller, verilog
Kod: CZR-WYKAZ    BibTeX   (pkt: 9)    DOI: 10.2478/eletel-2013-0042         Cytowania wg Scopus: 6 [18-02-2019]
[AWCZ-17875] [data modyf: 20-08-2015 11:40]

[5] Experimental comparison of synthesis tools Altera Quartus II and synthagate / Marek Węgrzyn, Andrei Karatkevich // International Journal of Electronics and Telecommunications .- 2013, Vol. 59, no. 4, s. 357--362, ISSN: 0867-6747, : bibliogr.summ.
Słowa kluczowe: FPGA, VHDL, logic design, logic devices, state machines
Kod: CZR-WYKAZ    BibTeX   (pkt: 9)    DOI: 10.2478/eletel-2013-0043         Cytowania wg Scopus: 0 [18-02-2019]
[AWCZ-17874] [data modyf: 20-08-2015 11:40]
Pobierz pliki źródłowe >>>

[6] Conception of a control unit for critical systems / Marek Sałamaj // International Journal of Electronics and Telecommunications .- 2013, Vol. 59, no. 4, s. 363--368, ISSN: 0867-6747, : bibliogr.summ.
Słowa kluczowe: FPGA, conception, critical systems, master-slave architecture, safety logic microcontroller
Kod: CZR-WYKAZ    BibTeX   (pkt: 9)    DOI: 10.2478/eletel-2013-0044         Cytowania wg Scopus: 1 [18-02-2019]
[AWCZ-17873] [data modyf: 20-08-2015 11:40]

[7] Structured mapping of Petri net states and events for FPGA implementations / Jacek Tkacz, Marian Adamski // International Journal of Electronics and Telecommunications .- 2013, Vol. 59, no. 4, s. 331--339, ISSN: 0867-6747, : bibliogr.summ.
Słowa kluczowe: FPGA, Gentzen sequents, Petri net coloring, VHDL, configurable logic controllers, hypergraph, interpreted Petri net state space, local and global state encoding, logic design
Kod: CZR-WYKAZ    BibTeX   (pkt: 9)    DOI: 10.2478/eletel-2013-0040         Cytowania wg Scopus: 2 [18-02-2019]
[AWCZ-17876] [data modyf: 20-08-2015 11:40]

[8] UML modelling in rigorous design methodology for discrete controllers / Grzegorz Łabiak, Marian Adamski, Michał Doligalski, Jacek Tkacz, Arkadiusz Bukowiec // International Journal of Electronics and Telecommunications .- 2012, Vol. 58, no 1, s. 27--34, ISSN: 0867-6747, : bibliogr.rys.tab.summ.
Słowa kluczowe: UML modelling, binary controller, decomposition, digital synthesis, formal analysis, verification
Kod: CZR-WYKAZ    BibTeX   (pkt: 8)    DOI: 10.2478/v10177-012-0004-8
[AWCZ-16439] [data modyf: 26-02-2015 13:01]

[9] Hierarchical configurable Petri net modeling in VHDL / Michał Doligalski, Marian Adamski // International Journal of Electronics and Telecommunications .- 2012, Vol. 58, no. 4, s. 397--402, ISSN: 0867-6747, : bibliogr.rys.summ.
Słowa kluczowe: UML state machine diagram, VHDL, index Terms - HCfgPN, logic controller
Kod: CZR-WYKAZ    BibTeX   (pkt: 8)    DOI: 0.2478/v10177-012-0054-y
[AWCZ-16865] [data modyf: 07-01-2013 17:10]

[10] Synthesis of macro Petri nets into FPGA with distributed memories / Arkadiusz Bukowiec, Marian Adamski // International Journal of Electronics and Telecommunications .- 2012, Vol. 58, no 4, s. 403--410, ISSN: 0867-6747, : bibliogr.rys.tab.wykr.summ.
Słowa kluczowe: FGPAs, Petri nets, decomposition, logic synthesis
Kod: CZR-WYKAZ    BibTeX   (pkt: 8)    DOI: 10.2478/v10177-012-0055-x         Cytowania wg Scopus: 7 [18-02-2019]
[AWCZ-17124] [data modyf: 11-03-2013 10:30]

Strona: 1[2] Następna

Czas generacji strony: 0,04 s.


kontakt techniczny: skep@bu.uz.zgora.pl
© 2001-2019 Uniwersytet Zielonogórski